在2纳米及以下工艺水平，摩尔定律意味着芯片上集成的晶体管数量更多，但同时也带来了新的挑战。理论上热点话题，集成更多晶体管可以提高数据处理速度和传输效率，但实际操作中却面临诸多难题。

　　缩小晶体管、导线和存储单元尺寸是实现这一目标的传统方法，但在2纳米及以下制程下，这种方法遇到了严峻挑战。导线非常细，导致RC延迟问题显著增加。作为缓存主要手段的SRAM尺寸缩小速度远落后于数字逻辑电路，限制了单个光罩大小的芯片上的存储容量。此外，由于工艺偏差，在晶圆厂中实现相同的良率变得更加困难，因为偏差可能出现在数百甚至数千个插入点以及制造过程中使用的数十种工具上。

　　任何制造工艺都存在一定程度的偏差，但在2纳米制程中，偏差程度及其成因都在增加。金属层和衬底越来越薄，容易发生翘曲，导致凸点无法完全连接。为确保芯片可靠性而需要的数十道工序也可能削弱或损坏脆弱的互连结构或材料。结果是，虽然芯片上的晶体管和互连数量更多，但缺陷率也更高，成本上升，良率下降。

　　Synopsys工程副总裁Abhijeet Chakraborty表示，人们期望尺寸缩小后，器件性能更快、功耗更低、晶体管密度更高，但这些目标的实现充满挑战。实际应用中，良率和可制造性都面临着诸多挑战。

　　制造工艺是一个不断完善的过程。随着时间推移，工艺不断改进，使得代工厂能够放宽严格的设计规则，EDA和设备供应商也能针对每项工艺制定相应的规则和例外情况。最初，仅仅是让这些先进节点设计正常运行本身就是一项工程壮举，早期版本通常是针对最坏情况设计的，包含冗余晶体管、互连线以及足够的内置自测试功能，以便在必要时重新路由数据和处理过程。2nm芯片面临哪些困境 挑战与考量